인텔이 차세대 공정인 18A-P와 14A에서 케이던스(Cadence)의 설계자동화(EDA) 툴 전반에 대한 공식 인증을 완료했다. 첨단 공정 경쟁이 단순 제조 기술을 넘어 설계 생태계 경쟁으로 확대되는 가운데, 인텔 파운드리(Intel Foundry)가 TSMC를 추격하기 위한 핵심 기반을 마련했다는 평가가 나온다.
케이던스는 자사의 AI 기반 디지털 설계 플로우와 커스텀 설계 솔루션, 검증 툴이 인텔 18A-P와 14A 공정에서 공식 인증을 획득했다고 발표했다. 인증은 최신 PDK(Process Design Kit)를 기반으로 진행됐으며, 고객사는 별도의 검증 과정을 최소화한 상태에서 AI 가속기와 HPC(고성능 컴퓨팅), 모바일 SoC 개발을 시작할 수 있게 된다.
반도체 설계에서 PDK는 파운드리가 제공하는 공정 정보와 설계 규칙을 담은 핵심 데이터다. EDA 툴이 특정 공정의 PDK와 공식 인증을 획득했다는 것은 실제 양산이 가능한 수준까지 설계 환경이 검증됐다는 의미다. 즉, 고객사는 설계 초기 단계부터 테이프아웃(Tape-out)까지 보다 안정적인 개발 환경을 활용할 수 있다.
인텔과 케이던스 양사는 인텔의 RibbonFET GAA(Gate-All-Around) 트랜지스터와 후면 전력 공급 기술인 PowerVia, 차세대 PowerDirect에 맞춰 설계 플로우를 공동 최적화(Co-Optimization)했다. 이를 통해 전력(Power), 성능(Performance), 면적(Area)을 의미하는 PPA를 개선하는 동시에 설계 리스크와 개발 기간을 줄이는 것이 목표다.
인텔은 앞서 18A 공정을 공개한 데 이어 성능을 개선한 18A-P와 차세대 14A 공정까지 로드맵을 제시한 상태다. 18A-P는 동일 성능에서 전력 소비를 약 18% 줄이거나, 동일 전력 기준으로 최대 9% 높은 성능을 제공하도록 설계됐다. 14A는 2세대 RibbonFET과 2세대 후면 전력 공급 기술인 PowerDirect를 적용해 AI 가속기와 클라우드 서버, 모바일 애플리케이션을 겨냥한다.
첨단 패키징 지원도 확대됐다. 케이던스와 인텔은 EMIB(Embedded Multi-die Interconnect Bridge)와 차세대 EMIB-T 패키징을 위한 레퍼런스 설계 플로우도 공동 개발했다. 칩렛(Chiplet) 구조를 보다 쉽게 설계할 수 있도록 데이터 변환 과정을 줄이고, 설계 초기 단계에서 열 분포와 신호 무결성(Signal Integrity), 전력 무결성(Power Integrity)을 함께 분석할 수 있도록 지원한다.
양사는 실제 실리콘 검증도 완료했다. 케이던스의 인터페이스 IP와 메모리 IP를 활용한 테스트칩을 인텔 18A 공정에서 제작해 정상 동작을 확인했으며, 이를 통해 설계 자산(IP)과 공정 간 상호 운용성을 검증했다고 밝혔다. 이는 고객사가 검증된 IP를 활용해 개발 기간을 단축할 수 있다는 의미이기도 하다.
업계에서는 첨단 공정 경쟁에서 설계 생태계의 중요성이 갈수록 커지고 있다고 보고 있다. 공정 성능만 뛰어나더라도 EDA 툴과 IP, 패키징 기술, 설계 지원 체계가 부족하면 고객 확보가 쉽지 않기 때문이다.
TSMC 역시 시놉시스(Synopsys), 케이던스, 지멘스 EDA와 긴밀한 협력 체계를 구축하며 파운드리 생태계를 확대해 왔다. 인텔은 인증을 기점으로 제조 기술뿐 아니라 설계 인프라까지 확보하며 파운드리 경쟁력을 강화하려는 전략을 본격화하고 있다. 특히 AI 반도체와 HPC 시장에서는 칩렛과 첨단 패키징, 설계 자동화 기술이 경쟁력을 좌우하는 핵심 요소로 떠오르고 있어, 인텔이 18A-P와 14A를 중심으로 얼마나 많은 고객사를 확보할 수 있을지가 향후 파운드리 사업 확대의 중요한 변수가 될 것으로 전망된다.