독일 광학 기업 자이스(Zeiss)가 중국 반도체 산업의 장기 경쟁력 확보에는 EUV(Extreme Ultraviolet) 노광장비가 반드시 필요하다고 진단했다. DUV 기반 멀티 패터닝(Multi-Patterning)만으로는 미세 공정 구현은 가능하지만, 수율과 제조 비용 측면에서 상용 경쟁력을 확보하기 어렵다는 분석이다.
자이스 프랭크 로문트(Frank Rohmund) CEO는 최근 "중국은 EUV 장비 없이도 DUV와 멀티 패터닝을 이용해 5나노 수준의 공정을 구현할 수 있지만, 이를 상업적으로 운영하는 것은 전혀 다른 문제"라고 밝혔다.
현재 미국과 네덜란드의 수출 규제로 인해 중국 반도체 기업은 ASML의 EUV 노광장비를 도입할 수 없다. 때문에 SMIC를 비롯한 중국 파운드리는 DUV 노광장비에 멀티 패터닝과 DTCO(Design Technology Co-Optimization)를 결합하는 방식으로 미세 공정을 구현하고 있다.
실제로 화웨이 기린 9030은 SMIC 7나노 N+3 공정으로 제작했는데, 메탈 피치(Metal Pitch)는 인텔 18A보다 더 촘촘한 수준까지 근접했다. 그러나 로문트 CEO는 집적도만으로 공정 경쟁력을 판단해서는 안 된다고 강조했다.
멀티 패터닝은 동일 레이어를 여러 차례 노광해야 하기 때문에 공정 단계가 크게 늘어난다. Overlay 정밀도 관리가 어려워지고 공정 변동성(Process Variation)도 증가한다. 결과적으로 수율(Yield)은 낮아지고 웨이퍼당 제조 비용(Cost per Wafer)은 급격히 상승할 수밖에 없다는 설명이다.
업계는 이러한 특성이 대량 양산에서 가장 큰 제약으로 작용한다고 진단했다. 연구개발 차원에서는 5나노 수준 구현도 가능하지만, 상업적 생산에서는 안정적인 수율 확보가 어렵다는 것.
로문트 CEO는 "정부의 대규모 보조금이 계속 투입되지 않는 이상 이러한 방식으로 글로벌 경쟁력을 확보하기는 쉽지 않을 것"이라고 평가했다.
실제 성능에서도 한계가 드러났다. 공개된 기린 9030 분석 결과에 따르면 집적도는 높아졌지만 전력 효율과 전압-주파수 특성(V/F Curve), 트랜지스터 성능에서는 애플과 TSMC 최신 공정 기반 제품에 미치지 못하는 것으로 확인됐다. 화웨이는 이를 보완하기 위해 Logic Folding 기반 적층 패키징을 추진하고 있다.
회사는 2031년까지 1.4나노 수준의 집적도를 구현할 수 있다고 전망하고 있지만, 이 역시 복잡한 제조 공정과 낮은 수율, 높은 생산 비용이라는 문제를 해결해야 하는 과제를 안고 있다.
한편 중국은 자체 EUV 노광장비 개발도 추진하고 있다. 25년 시험 생산 가능성도 한때 거론됐지만 이후 구체적인 개발 진행 상황은 공개되지 않고 있다.
현장에서는 첨단 패키징과 DTCO를 통해 일정 수준까지 기술 격차를 줄일 수는 있지만, 장기적으로는 EUV 확보 여부가 중국 반도체 산업의 경쟁력을 결정하는 핵심 변수가 될 것으로 보고 있다. 특히 2나노 이하 공정에서는 멀티 패터닝만으로는 공정 복잡도와 수율, 제조 비용을 감당하기 어려워 EUV의 중요성은 앞으로 더욱 커질 전망이다.