평면 캐시보다 지연 시간도 더 낮출 수 있다는 연구 공개
AMD가 3D V-Cache로 L3 캐시 적층을 상용화한 데 이어, 차세대 칩에서는 L2 캐시까지 적층하는 방향을 연구 중인 것으로 나타났다. 공개된 문서에 따르면, L2 캐시를 적층 구조로 설계할 경우 용량 확대뿐 아니라 지연 시간도 기존 평면 설계보다 더 낮출 수 있다는 주장이 포함돼 있다.
AMD가 공개한 문서는 Balanced Latency Stacked Cache라는 제목의 연구로, 특허 출원 번호는 US20260003794A1로 확인된다. 문서에서 AMD는 적층 캐시 시스템을 설명하며, 첫 번째 캐시 다이 위에 최소 한 개 이상의 추가 캐시 다이를 적층하는 구조를 제시한다.
AMD는 이미 3D V-Cache라는 형태로 L3 캐시 적층을 제공해 왔다. 1세대 3D V-Cache는 젠 코어 칩렛 위에 L3 캐시 다이를 올리는 방식이었고, 2세대에서는 적층 위치를 아래로 옮기는 변화를 적용했다. 방식은 달라도 핵심은 동일하다. 추가 캐시 다이를 적층해 캐시 용량을 늘리고, TSV 같은 수직 연결을 통해 대역폭과 지연 시간을 관리하는 접근이다.
X3D 설계는 라이젠 같은 클라이언트 제품뿐 아니라 EPYC 같은 데이터센터 제품군으로도 확장된 바 있다. AMD는 여기서 멈추지 않고, 추가적인 캐시 계층 적층을 모색하고 있으며, 이번 문서는 그 다음 타깃이 L2 캐시일 수 있음을 보여준다.
문서에 제시된 예시에서는 베이스 다이에 연산 다이와 캐시 다이를 붙이고, 그 위에 추가 연산 다이와 추가 캐시 다이를 다시 얹는 구조가 등장한다. L2 캐시 모듈은 512KB 영역 4개로 구성돼 총 2MB를 형성하며, 여기에 CCC(Cache Control Circuitry)라는 제어 회로가 포함된다. 블록 다이어그램에서는 확장 시 최대 4MB 구성까지 제시된다.
연결 방식은 3D V-Cache와 유사하다. L2 또는 L3 스택을 베이스 다이 및 연산 블록과 TSV로 연결하고, 수직 방향으로 배치된 비아를 적층 캐시 시스템의 중앙에 집중 배치한다. CCC는 데이터 입출력을 제어하는 역할을 맡는다.
핵심은 ‘중앙 라우팅’이다. 평면 캐시에서는 캐시의 한쪽 끝에서 다른 쪽 끝까지 데이터를 보내기 위해 배선 길이가 길어지고, 그 과정에서 추가 배선 단계가 필요해 지연 시간이 늘어날 수 있다. AMD는 비아를 캐시 중앙으로 넣고 빼는 구조를 통해, 캐시의 양쪽 절반에서 접근 지연 시간을 균형 있게 맞추고, 더 멀리 돌아가는 배선 단계를 줄이는 방식으로 지연 시간을 낮출 수 있다고 주장한다.
문서에는 지연 시간 예시도 제시돼 있다. 평면 1MB L2 캐시 구성은 일반적으로 14사이클의 지연 시간을 갖는데, 동일한 1MB라도 문서에서 설명한 방식으로 적층한 L2 캐시는 12사이클로 줄일 수 있다는 것이다. 즉, 적층은 지연 시간을 늘리는 것이 아니라, 설계 방식에 따라 오히려 더 낮출 수도 있다는 주장이다.
AMD는 지연 시간뿐 아니라 전력 측면의 이점도 함께 언급한다. 더 적은 사이클로 요청을 처리하면 캐시가 활성 상태로 유지되는 시간이 줄어 전력이 절감되고, 배선 길이가 짧아지면 커패시턴스 감소로 전력과 발열도 함께 낮출 수 있다. 또한 신호가 이동하는 거리가 줄어들면 부하가 감소해 신호 품질에도 도움이 된다는 논리다.
이번 기술이 실제 제품으로 언제 등장할지는 알 수 없다. 다만 AMD가 L3 3D V-Cache를 상용화해 실제 제품군으로 확장해 온 전례를 감안하면, L2 적층 역시 장기적으로는 CPU나 GPU 등 차세대 설계에 적용될 가능성이 있다.
hyundong.kim@weeklypost.kr