TSMC가 대만 국립양밍교통대학교(NYCU)와 공동으로 차세대 트랜지스터 기술의 핵심 난제를 해결하는 데 성공했다. 1나노 이하(Sub-1nm) 공정의 핵심 후보로 꼽히는 2차원(2D) 단일층(Monolayer) 트랜지스터에서 게이트 절연막 형성 문제를 해결하며 차세대 반도체 상용화 가능성을 한 단계 끌어올렸다.
양측 연구진은 국제 학술지 *Nature Electronics*에 발표한 논문에서 단일층 이황화몰리브덴(MoS₂) 채널 위에 초박막 에피택셜 알루미늄(Epitaxial Aluminum)을 형성한 뒤 이를 산화시켜 고품질 게이트 절연막을 구현하는 데 성공했다고 밝혔다.
현재 상용 반도체는 대부분 FinFET이나 GAA(Gate-All-Around) 구조 기반이다. 이들 트랜지스터는 채널(Channel)을 게이트(Gate)가 입체적으로 감싸 전류를 제어하는 구조다. 공정이 미세화될수록 트랜지스터 집적도는 높아지지만, 채널 길이가 3~5nm 수준까지 짧아지면 게이트의 전류 제어 능력이 급격히 떨어지는 단채널 효과(Short Channel Effect)가 발생한다. 채널 두께 역시 3nm 이하로 얇아지면 전자의 산란(Scattering)과 누설전류(Leakage Current)가 증가하면서 성능과 전력 효율을 동시에 확보하기 어려워진다.
이러한 한계를 극복하기 위한 대안이 2차원 단일층 트랜지스터다. 대표적인 소재인 MoS₂는 두께가 약 0.7nm에 불과해 게이트 제어 능력을 크게 높일 수 있으며, 차세대 1나노 이하 공정의 유력 후보로 평가받고 있다.
하지만 또 다른 문제가 있다. MoS₂ 표면은 화학적으로 안정적인 구조를 갖고 있어 기존 ALD(Atomic Layer Deposition) 방식으로는 게이트 절연막이 균일하게 형성되지 않는다. 절연막이 불균일하면 인터페이스 결함(Interface Trap)이 증가하고 이동도(Mobility)가 떨어져 트랜지스터 성능이 급격히 저하된다.
기존 연구은 새로운 절연막 소재나 증착 공정을 개발하는 방향에 집중해 왔다.
반면 TSMC와 NYCU는 접근 방식을 바꿨다. 절연막을 바꾸는 대신 채널 표면 자체를 먼저 개질(Surface Engineering)한 것이다. 연구진은 MoS₂ 위에 초박막 에피택셜 알루미늄을 증착한 뒤 자연 산화를 유도해 약 0.42nm 두께의 산화알루미늄(Al₂O₃) 버퍼층을 형성했다. 이후 그 위에 High-k 절연체인 산화하프늄(HfO₂)을 적층했다. 버퍼층은 MoS₂와 High-k 절연막 사이의 계면 품질을 크게 향상시키는 역할을 수행한다.
연구 결과 계면 결함 밀도가 감소하면서 전자의 산란이 줄었고, 게이트 제어 특성도 크게 향상됐다. 연구진은 약 0.42nm 두께의 버퍼층만으로도 기존 약 1nm 절연막 수준과 유사한 전기적 특성을 구현했다고 설명했다.
이는 동일한 성능을 유지하면서도 게이트 적층 두께를 더욱 줄일 수 있다는 의미다.
업계는 차세대 GAA 이후 시대를 위한 핵심 기반 기술로 평가했다.
현재 삼성전자와 TSMC, 인텔 모두 GAA 구조를 양산하고 있지만, 1나노 이하에서는 실리콘 기반 트랜지스터만으로 성능과 전력 효율을 유지하기 어려울 것으로 전망된다. 이에 따라 2차원 반도체와 CFET(Complementary FET), 백사이드 전력 공급(Backside Power Delivery) 등이 차세대 트랜지스터 기술로 함께 연구되고 있다.
이번 연구는 2차원 트랜지스터의 가장 큰 과제 가운데 하나였던 게이트 절연막 형성 문제를 해결했다는 점에서 의미가 크다. 다만 실제 상용화를 위해서는 대면적 웨이퍼 공정 적용, 수율 확보, 장기 신뢰성 검증, 기존 CMOS 공정과의 통합 등 해결해야 할 과제가 여전히 남아 있다. 그럼에도 향후 1나노 이하 반도체 시대를 여는 중요한 이정표가 될 것으로 평가된다.
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