인텔, '피자처럼 굽는' 차세대 반도체 포장 기술로 AI 시장 공략

Intel. (REUTERS)

[이데일리 한광범 기자] 인텔이 미국 뉴멕시코주 리오랜초 시설을 거점으로 첨단 칩 패키징 공정을 고도화하며 AI 반도체 시장 공략에 속도를 내고 있다. 포베로스(Foveros) 3D 스태킹 기술과 EMIB(Embedded Multi-Die Interconnect Bridge) 인터커넥트 등을 앞세워 패키지 크기를 대폭 늘리고 전력 효율을 끌어올리는 성과를 올렸다.

인텔은 30일 현재 추진 중인 첨단 칩 패키징 공정의 성과와 현황을 공개했다. AI가 요구하는 연산 능력이 급증함에 따라 반도체 업계는 단일 대형 칩 구조에서 벗어나 여러 개의 전용 칩을 상호 연결하는 첨단 패키징 기술로 중심축을 이동하고 있다. 첨단 패키징은 각각의 특수 칩렛을 하나의 강력한 유닛처럼 구동시켜 대규모 워크로드를 빠른 속도로 처리하도록 돕는 핵심 기술이다.

인텔은 뉴멕시코주 리오랜초 시설(팹 9)을 통해 패키지 크기를 업계 표준 대비 8배 수준으로 넓힌 데 이어, 오는 2028년까지 12배 이상으로 확장한다는 구상이다. 하나의 거대한 단일 칩 시대를 지나, 여러 특수 타일이 하나의 대형 패키지 안에서 결합된 ‘실리콘 모자이크’ 형태의 시스템 오브 칩(System of Chips) 시대를 본격화하고 있다.

1980년 25명의 직원으로 출발한 리오랜초 시설은 현재 2700명의 직원과 500여 개 협력사를 거느린 미국산 첨단 패키징 기술 공급 거점으로 성장했다. 인텔 파운드리는 포베로스 스태킹 기술과 EMIB 인터커넥트를 활용해 기술력을 높이고 있다. 팹 9에서 진행되는 포베로스 공정은 더 작고 특성화된 칩 타일(칩렛)을 실리콘 인터포저에 연결하는 방식이다.

크리스 시버트 팹 9 수석 엔지니어는 “기본 실리콘 웨이퍼에 특수 칩렛을 결합한 뒤 열처리 장비에서 구워내고, 에폭시로 빈 공간을 채운 후 수냉식 블레이드로 개별 절단하는 과정을 거친다”며 “서로 다른 설계나 기술 노드의 다양한 칩을 하나의 웨이퍼에 집적할 수 있는 것이 최대 장점”이라고 설명했다. 포베로스 기술은 대규모 워크로드 처리 속도를 향상시키는 동시에 전력 소모가 많은 회로를 전력 효율이 높은 공정 노드에 배치함으로써 노트북 배터리 수명 연장 및 엣지 컴퓨팅 장치의 소형화를 가능하게 한다.

함께 활용되는 EMIB 기술은 특수 칩들을 미세한 실리콘 브리지를 통해 하나의 패키지 상에서 연결하는 방식이다. 값비싼 실리콘 인터포저를 전체에 깔지 않고 필요한 곳에만 초소형 고속 실리콘 브리지를 내장해 제조 비용을 대폭 절감하면서도 대형 데이터센터용 AI 프로세서의 통신 효율을 극대화한다.

아울러 올해 공개된 최신 기술인 ‘EMIB-T’는 브리지를 통해 채널을 추가함으로써 전력을 칩 주변이 아닌 칩에 직접 공급하는 구조를 갖췄다. 이를 통해 최신 고대역폭 메모리(HBM)에 필수적인 전력 효율성과 신호 라우팅 성능을 대폭 향상시켰다. 인텔 파운드리는 업계 최대 규모 기판 위에서 다양한 공급업체의 칩렛을 자유롭게 조합할 수 있는 유연성을 확보했으며, 이를 바탕으로 데이터센터용 대규모 AI 엔진을 한층 효율적으로 구축해 나간다는 방침이다.

케이티 프라우티 인텔 팹 9 첨단 패키징 시설 매니저는 “1980년대 6인치 웨이퍼 제조 분야의 선두주자였던 이곳이 40여 년이 지난 현재 미국 내 첨단 패키징 분야의 선두주자로 변모했다”며 “일부 고객들은 첨단 패키징을 위해 인텔을 가장 먼저 찾고 있으며, 성공적인 제품 공급을 통해 파운드리로서의 신뢰를 더욱 키워나갈 것”이라고 밝혔다.