TSMC가 AI 반도체 수요 확대에 대응하기 위해 차세대 패키징 기술인 CoPoS(Chip-on-Panel-on-Substrate) 개발을 가속화하고 있다. 기존 CoWoS(Chip-on-Wafer-on-Substrate)의 생산 효율 한계를 극복하고 대형 AI 칩 생산성을 높이기 위한 전략으로, 유리 기판(Glass Core Substrate)이 핵심 기술로 부상하고 있다.
대만 커머셜타임스에 따르면 TSMC는 CoPoS 생태계 구축과 양산 준비를 본격화하고 있다. 특히 유리 기판 기술을 활용해 생산 효율을 높이고 원가를 절감하는 방향에 집중하고 있는 것으로 알려졌다.
CoPoS는 원형 웨이퍼 기반의 CoWoS와 달리 사각 패널 기반 패키징 기술을 적용한다. 기존 CoWoS가 사용하는 300mm 원형 웨이퍼 대비 CoPoS는 최대 750×620mm 크기의 패널을 사용할 수 있다. TSMC는 310×310mm, 515×510mm 규격도 함께 검토 중인 것으로 전해졌다.
패널 기반 구조는 동일 면적에서 더 많은 칩과 메모리를 배치할 수 있다는 장점이 있다. 업계에서는 칩 활용률이 기존 70% 이하 수준에서 90% 이상까지 높아질 수 있으며, 단위 면적당 생산 비용도 20~30%가량 낮출 수 있을 것으로 보고 있다.
유리 기판 역시 핵심 요소다. 기존 실리콘 인터포저를 일부 대체할 수 있으며, 대형 AI 칩 패키지에서 요구되는 평탄도와 열 특성, 생산 효율 측면에서 유리한 것으로 평가된다. TSMC는 이비덴(Ibiden), 이노룩스(Innolux)와 협력해 유리 코어를 중심으로 양면에 ABF 층을 배치하는 3층 구조를 개발 중이다.
TSMC는 이미 CoPoS 파일럿 생산라인 구축을 시작한 것으로 알려졌다. 시험 생산은 2027년, 본격 양산은 2028년을 목표로 하고 있다. 유리 기판을 적용한 CoPoS 플랫폼은 2030년 이후 상용화가 예상된다.
한편 TSMC는 CoWoS에도 유리 기판 기술을 적용하는 방안을 병행 개발하고 있다. 비용 절감과 칩 활용률 향상이 목적이다.
업계에서는 AI 반도체 크기가 지속적으로 커지면서 기존 CoWoS만으로는 수요 대응에 한계가 나타날 것으로 보고 있다. 이에 따라 CoPoS와 FOPLP(Fan-Out Panel-Level Packaging), 유리 기판 기술이 차세대 AI 반도체 패키징 시장의 핵심 경쟁 요소로 떠오르고 있다.
TSMC와 함께 인텔도 유리 기판 기술 개발에 적극 투자하고 있다. 인텔은 향후 3년 내 상용화를 목표로 관련 기술을 개발 중이며, EMIB를 비롯한 첨단 패키징 기술과 결합해 파운드리 사업 경쟁력을 강화한다는 계획이다.
AMD 역시 차세대 Zen 7 프로세서에 TSMC의 FOPLP 기술과 1.4nm 공정을 적용하는 주요 고객사로 거론된다. 업계는 CoPoS와 FOPLP가 향후 AI 서버뿐 아니라 클라이언트 프로세서와 고성능 컴퓨팅 시장 전반으로 확대될 것으로 전망하고 있다.
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