TSMC가 차세대 AI 반도체 패키징 기술인 CoPoS(Chip-on-Panel-on-Substrate) 개발에 속도를 내고 있다. 특히 CoPoS 핵심 요소로 꼽히는 유리 기판(Glass Core Substrate) 개발이 예상보다 빠르게 진행되면서 AI 반도체 패키징 시장의 새로운 전환점이 될 가능성이 제기된다.
최근 일본 JPCA Show 2026에서 공개된 TSMC 발표 자료에 따르면 회사는 이비덴(Ibiden), 이노룩스(Innolux)와 협력해 유리 기판 기반 CoPoS 기술을 개발 중이다. 구조는 유리 코어를 중심으로 양쪽에 ABF(Build-up Film) 층을 배치한 3층 구조다.
업계에서는 CoPoS에서 가장 중요한 요소가 CoP(Chip-on-Panel)가 아닌 기판(Substrate) 기술이라고 평가한다. CoP는 생산 효율과 원가 절감에 영향을 주는 반면, 유리 기판은 대형 AI 칩의 휨(Warpage)과 내구성 문제를 해결하는 핵심 요소로 작용하기 때문이다.
실제로 TSMC가 공개한 시험 결과는 유리 기판이 기존 패키징 구조가 가진 물리적 한계를 극복하는 데 중요한 역할을 한다는 점을 보여준다. 테스트에는 유리 기판과 기존 CoW(Chip-on-Wafer) 구조를 결합한 검증용 샘플이 사용됐다.
업계 관계자는 해당 결과가 TSMC와 이비덴, 이노룩스가 유리 기판 상용화를 위한 핵심 기술 장벽을 넘어섰음을 의미한다고 분석한다.
유리 기판의 가장 큰 장점은 전력 무결성(Power Integrity) 향상이다.
유리 코어는 기존 구조보다 얇게 제작할 수 있으며, TGV(Through Glass Via) 구조를 통해 전력 전달 경로를 짧게 만들 수 있다. 이에 따라 저항과 인덕턴스가 감소하고 전력 공급 안정성이 향상된다.
전력 공급 안정성 개선은 AI 칩 설계에도 직접적인 영향을 준다. 동일한 전력 예산 안에서 더 많은 트랜지스터를 집적하거나 더 높은 동작 속도를 구현할 수 있기 때문이다. 결과적으로 AI 연산 성능 향상으로 이어질 수 있다.
엔비디아가 유리 기판 기술에 높은 관심을 보이는 이유도 여기에 있다. 업계에서는 엔비디아 외에도 미국계 주요 고객사 두 곳이 관련 기술 도입을 적극 검토 중인 것으로 보고 있다.
원가 측면에서도 장점이 있다.
유리 기판 자체 가격은 기존 ABF 기판보다 수 배 높은 것으로 알려졌지만, AI 반도체 전체 원가에서 기판이 차지하는 비중은 한 자릿수 수준에 불과하다. 반면 첨단 패키징 수율 문제로 발생하는 손실은 기판 비용의 5~10배 수준으로 평가된다.
결국 유리 기판 가격이 높더라도 수율 향상을 통해 전체 생산 비용을 줄일 수 있다는 계산이 가능하다. 업계에서는 고객사의 채택 의지를 크게 약화시키지는 않을 것으로 보고 있다.
생산 일정도 구체화되고 있다.
현재 사용 중인 시험용 유리 기판은 250×250mm 규격이며, TSMC는 2027년 하반기부터 510×515mm 대형 패널 기반 시뮬레이션을 진행할 계획으로 알려졌다.
업계에서는 2028년 4분기에서 2029년 1분기 사이 유리 기판 양산이 시작될 가능성이 높은 것으로 보고 있다. 이는 엔비디아 차세대 AI 가속기 로드맵과도 맞물리는 시점이다.
한편 TSMC는 CoPoS뿐 아니라 기존 CoWoS에도 유리 기판 기술을 적용하는 방안을 병행 개발 중이다. 향후 AI 반도체 시장에서는 CoWoS와 CoPoS, 유리 기판 기술이 함께 발전하며 대형 AI 칩 생산 경쟁력을 좌우할 핵심 요소로 자리 잡을 전망이다.
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