수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 두 배로 늘어나기 때문에 전력 효율 역시 두 배 개선될 수 있다. 인공지능(AI), 고성능컴퓨팅(HPC) 등 전력 효율과 성능이 중요해지고 있는 만큼 이번 기술은 미래 산업의 중요한 분기점이 될 수 있다는 평가가 나온다.
17일 삼성전자에 따르면 삼성전자 반도체연구소는 최근 미국에서 개최된 반도체 학회 ‘VLSI 심포지엄’에서 42나노미터 업계 최소 크기의 수직 적층 트랜지스터(3D Stacked FET)를 최초로 구현했다고 발표했다. VLSI는 IEDM, ISSCC와 함께 세계 3대 반도체 학회 중 하나로 손꼽힌다.
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이번 논문의 핵심은 기존에 2D 평면에 배치하던 트랜지스터를 위아래로 쌓은 구조다. 각 층에 나노시트 채널 3개를 적용해 전류가 흐르는 통로를 넓혔고, 위아래 트랜지스터가 서로 전기적으로 간섭하지 않도록 중간 절연층(전기가 통하지 않도록 막아주는 물질)을 성공적으로 개발한 게 주요 골자다.
수직 적층 구조는 반도체업계에서 그리 낯설지 않다. 낸드플래시의 V낸드, D램의 HBM 등 메모리 분야에서 적층을 통해 면적 한계를 돌파했다. 이같은 적층 구조를 그래픽저장장치(GPU) 같은 로직 반도체에도 적용한 것이다.
현재 로직 반도체 고객사들의 핵심 요구는 단위 면적당 트랜지스터 수의 최대화다. 그런데 트랜지스터 간격을 줄이면 소자 사이를 전기적으로 격리하는 절연체가 함께 얇아지고, 일정 두께 이하가 되면 절연 효과가 사라져 소자 오동작이 발생한다. 수평 방향 집적에는 물리적인 하한선이 존재한다는 의미다. 반면 트랜지스터를 수직으로 쌓으면 차지하는 면적이 절반으로 줄어 이론적으로 단위 면적당 집적도가 두 배 증가하는 효과를 가져올 수 있다. 같은 면적의 웨이퍼에 두 배의 트랜지스터를 넣을 수 있기 때문이다. 이번 논문 발표 전까지 업계 최소 게이트 간격(트랜지스터 하나의 가로 길이)은 48나노미터였는데, 연구팀은 이를 42나노미터로 낮추며 새로운 기준을 제시했다.
황동훈 삼성전자 반도체연구소 로직TD팀 수석연구원은 “기존 반도체 공정은 세대를 거듭할수록 성능이 약 15%씩 개선되는 게 일반적”이라며 “하지만 수직 적층 구조는 트랜지스터 수가 단숨에 두 배 늘어나는 만큼 이론적으로 성능이 100% 향상되는 것과 같다”고 했다. “AI 시대 들어 고객사들이 요구하는, 더 작은 면적에 더 낮은 전력으로 더 많은 연산을 처리하는 로직 제품에 가장 적합한 구조”라는 게 황 수석연구원의 설명이다. 실제 이는 AI와 HPC용 차세대 로직 반도체에 적합한 기술로 평가된다.
이번 연구 성과는 세계에서 가장 작은 소자를 세계 최초로 수직 방향으로 적층했다는 점에서 학계 역시 주목하고 있다. 이번 논문은 1000여편 이상의 제출 논문 가운데 최고 평가를 받아 ‘베스트 페이퍼’로 선정됐다.
삼성전자 관계자는 “로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 확장하는 중요한 기점”이라며 “주목해야 할 가치가 풍분한 기술”이라고 했다.
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