AMD가 3D V-Cache로 L3 캐시 적층을 상용화한 데 이어, 차세대 칩에서는 L2 캐시까지 적층하는 방향을 연구 중인 것으로 나타났다.
AMD는 비아를 캐시 중앙으로 넣고 빼는 구조를 통해, 캐시의 양쪽 절반에서 접근 지연 시간을 균형 있게 맞추고, 더 멀리 돌아가는 배선 단계를 줄이는 방식으로 지연 시간을 낮출 수 있다고 주장한다.
평면 1MB L2 캐시 구성은 일반적으로 14사이클의 지연 시간을 갖는데, 동일한 1MB라도 문서에서 설명한 방식으로 적층한 L2 캐시는 12사이클로 줄일 수 있다는 것이다.
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